西门子推出集成电路设计分析工具

西门子数字工业软件公司最近发布的两项公告都是关于集成电路设计和制造团队的。

首先是新的Tessent Hi-Res Chain工具，它是该公司Tessent芯片生命周期管理解决方案组合的一部分，它考虑了5纳米及以下先进节点尺寸的挑战。随着设计发展到这个水平，它们越来越容易受到制造变化的影响，这些变化可能会产生缺陷并减缓良率上升。即使对于微小的工艺变化，传统的失效分析方法可能需要数周或数月的实验室工作才能弄清端倪。

新的Tessent工具为扫描链缺陷提供快速晶体管级隔离，将诊断分辨率提高了1.5倍以上，并减少了大量故障分析工作的需求，这些分析工作成本高昂。通过将制造测试中的设计信息和故障数据与 Tessent 自动测试模式生成（ATPG）的模式相关联，该软件将失效测试工作转化为可操作的见解。

西门子表示，该解决方案采用了布局感知和单元感知技术来查明缺陷最可能的故障机制、逻辑位置和物理位置。

此外，还发布了一种新的全自动解决方案，可以帮助IC设计团队快速识别和解决由于下一代设计日益复杂而导致的静电放电（ESD）问题——无论是针对何种工艺技术。

西门子表示，晶圆代工ESD规则旨在防止ESD故障，同时适应全球无晶圆厂公司提交的不同设计风格。然而，对于特定的设计风格和任务配置文件，这些规则可能过于保守。将该公司Calibre PERC软件的强大功能与AI驱动的Solido Simulation Suite的SPICE精度相结合，新解决方案可以通过详细的晶体管级击穿模型快速识别和仿真可能不符合晶圆代工规则的ESD路径。这为快速、有针对性及自动化的修复铺平了道路，使设计团队有时间获得代工规则的豁免，使他们能够使用更小的芯片尺寸并优化设计。

西门子继续表示，自动化环境感知IC设计验证现在可以成为一种最佳实践，有助于快速向市场交付可靠、及时的IC芯片。新的解决方案具有自动电压传播、电压感知设计规则检查以及在逻辑驱动的布局框架中集成物理和电气信息等功能，可帮助设计团队在紧张的日程安排下完成工作。