[图]可扩至8核 Intel公开Nehalem架构规划

　　Intel日前举行了多核心架构发布会,除了公布了六核心Xeon及四核心Itanium服务器处理器规划外,同时也公布了更多下代处理器Nehalem 微架构的数据.

　　据Intel资深副总裁Pat Gelsinger表示,全新Nehalem微架构将采用Building Block模块化设计,可应付由行动计算机至高效能服务器的需要,最高可组合成8核心配置,提供最高同时16个Thread的运算处理能力.

　　Pat Gelsinger指出,全新Nehalem微架构采用可扩展的架构,主要是每个处理器单元均采用Building Block模块化设计,包括了处理器核心、Cache缓存、内建显示核心、系统内存控制器及Quick Path Interconnect总线技术均可自由组合,最高可支持8核心,提供最高16个Thread运算能力.

　　此外,处理器内建的Quick Path interconnect数目亦可以自由提升,以形合多路的服务器的需求.

　　运算设计方面,Nehalem微架构主要是按照Core微架构作出改良,仍是采用4 + 1 ALU设计,但加入了类似Hyper-Threading的2-Way simultaneous multi-Theading,能更有效地运算处理器数据,减少Cache及Memory Bandwidth浪费.新增支持SSE 4.2指令集,并改良算法,加快“无排列”缓存使用,并加速同步化动作.

　　Nehalem微架构同时强化了分支预测，加入二级分支预测系统及加入Renamed Retuen Stack Buffer功能，预期Nehalem微架构将会比Core微架构在平行运算表现上有约33%的增长。

　　发布会中，Pat Gelsinger透露了首颗Nehalem的规格，45纳米Hi-K制程，内建7.31亿个晶体管，原生四核心设计、可同时运算8个Threads，每 个核心拥有32K L1 Instruction Cache及32KB Data Cach、 256K L2 Cache虽然容量少但能大幅减低Latency，加入第二级512 Entry TLB (Translation Lookaside buffer)，并采用8MB三级共享缓存设计，支持Quick Path Interconnects，内建Tri-Channel的系统内存控制器，预计将于2008年第四季上场。

　　文/HardSpell