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巧用软件让你转到Linux系统下做PCB （1）

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由于接触和使用较早等原因，国内的Protel用户为数众多，他们在选择Cadence高速PCB解决方案的同时，都面临着如何将手头的Protel设计移植到Cadence PCB设计软件中的问题。

作者：syuanjin 来源：赛迪网技术社区 2007年10月19日

我的bashrc如下:

　　# Cadence PSD environment icq 111290069
　　
　　CDS_INST_DIR=/opt/psd
　　CDS_LIC_FILE=$CDS_INST_DIR/share/cadence.license
　　CDS_DIR=$CDS_INST_DIR
　　CONCEPT_INST_DIR=$CDS_DIR
　　CDS_SITE=$CDS_DIR/share/local/
　　
　　LD_LIBRARY_PATH=$LD_LIBRARY_PATH:$CONCEPT_INST_DIR/tools/lib
　　CDSDOC_PROJECT=/CDS_INST_DIR/doc
　　
　　PATH=$PATH:$CONCEPT_INST_DIR/tools/bin
　　PATH=$PATH:$CONCEPT_INST_DIR/tools/pcb/bin
　　PATH=$PATH:$CONCEPT_INST_DIR/tools/fet/bin
　　
　　export CONCEPT_INST_DIR
　　export CDSDOC_PROJECT
　　export CDS_SITE
　　export CDS_LIC_FILE
　　export CDS_INST_DIR
　　export LD_LIBRARY_PATH
　　export PATH

在这个过程当中碰到的问题大致可分为两种：一是设计不很复杂，设计师只想借助Cadence CCT的强大自动布线功能完成布线工作；二是设计复杂，设计师需要借助信噪分析工具来对设计进行信噪仿真，设置线网的布线拓扑结构等工作。

对于第一种情况，要做的转化工作比较简单，可以使用Protel或Cadence提供的Protel到CCT的转换工具来完成这一工作。对于第二种情况，要做的工作相对复杂一些，下面将这种转化的方法作一简单的介绍。

Cadence信噪分析工具的分析对象是Cadence Allegro的brd文件，而Allegro可以读入合乎其要求的第三方网表，Protel输出的Telexis格式的网表满足Allegro对第三方网表的要求，这样就可以将Protel文件注入Allegro。

这里有两点请读者注意。首先，Allegro第三方网表在$PACKAGE段不允许有“.”；其次，在Protel中，我们用BasName[0:N]的形式表示总线，用BasName[x]表示总线中的一根信号，Allegro第三方网表中总线中的一根信号的表示形式为Bas NameX，读者可以通过直接修改Protel输出的Telexis网表的方法解决这些问题。

Allegro在注入第三方网表时还需要每种类型器件的设备描述文件Device.txt文件，它的格式如下：

　　
　　Package: package type
　　
　　Class: classtype
　　
　　Pincount: total pinnumber
　　
　　Pinused: ...

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